Главная » 2014»Сентябрь»28 » Скачать Быстродействующие многопортовые статические КМОП ОЗУ. Кириченко, Павел Григорьевич бесплатно
09:05
Скачать Быстродействующие многопортовые статические КМОП ОЗУ. Кириченко, Павел Григорьевич бесплатно
Быстродействующие многопортовые статические КМОП ОЗУ
Диссертация
Автор: Кириченко, Павел Григорьевич
Название: Быстродействующие многопортовые статические КМОП ОЗУ
Справка: Кириченко, Павел Григорьевич. Быстродействующие многопортовые статические КМОП ОЗУ : диссертация кандидата технических наук : 05.13.05 Москва, 2003 161 c. : 61 04-5/841
Объем: 161 стр.
Информация: Москва, 2003
Содержание:
1 Основные элементы многопортовых статических КМОП ОЗУ
11 Многопортовые ячейки памяти
12 Выбор методов приема и передачи данных в критических цепях
13 Сравнительный анализ схем выборки и хранения данных
14 Адресный тракт
Выводы
2 Переключательные и динамические характеристики ячеек памяти статических многопортовых КМОП ОЗУ
21 Статические характеристики ячеек памяти Однофазная запись: определение Uwoi HUWIO Однофазная запись: определение Uboi nUbio Дифференциальные схемы Основные результаты анализа переключательных характеристик ячеек памяти
22 Динамические характеристики ячеек памяти , Динамические характеристики однофазных схем в режиме чтения Динамические характеристики дифференциальных схем в режиме чтения (Ф> Динамические характеристики ячеек памяти в режиме записи Основные результаты анализа динамических характеристик
Выводы
3 Линии связи в быстродействующих многопортовых ОЗУ
31 Битовые шины Секционирование Предзаряд битовых шин Обработка приоритетности портов Методика учета перекрестных помех в парафазных шинах при моделировании ПО
32 Шины питания Рекомендации по трассировке шин питания Методика моделирования импульсных помех по шинам земли и питания
33 Влияние электромиграции на трассировку шин
34 Методика проектирования многопортовых статических ОЗУ с учетом '*^ влияния проводников
Выводы
4 Практические результаты разработки многопортовых регистровых файлов
41 Архитектурные решения Временная диаграмма регистрового файла Варианты реализации регистрового файла
42 Некоторые схемотехнические решения Усилитель чтения Усилитель записи
43 Результаты проектирования Быстродействие Потребляемая мощность Площадь
44 Система параметров, характиризующих качество многопортовых ОЗУ
Выводы
Введение:
Подавляющее большинство современных вычислительных систем проектируется на основе процессоров с производительностью более 1 миллиарда операций в секунду. Такие процессоры базируются на архитектуре сверхдлинных команд VLIW (Very Long Instruction Word) или суперскалярной архитектуре. Сверхдлинная команда процессора на самом деле состоит из нескольких RISC-инструкций, каждая из которых задает операцию на своём исполнительном устройстве. Число таких команд равно количеству вычислительных устройств - от 8 до 20. В результате возникает серьёзная проблема: необходимо иметь устройство памяти (регистровый файл), которое будет обеспечивать обмен данными между всеми вычислительными устройствами. Такое же устройство необходимо и в суперскалярных микропроцессорах.В работе [1] показано, что существуют три решения этой задачи: 1. общий однопортовый регистровый файл, подключенный к шине, объединяющей вычислительные устройства; 2. отдельный однопортовый регистровый файл для каждого устройства; 3. многопортовое ЗУ, к которому обеспечен одновременный высокоскоростной доступ.Наиболее существенный недостаток первого варианта — это ограниченная пропускная способность общей шины. Чтобы преодолеть это ограничение, организовывается конвейерное вьтолнение команд различных устройств для оптимального использования ими общей шины. Это усложняет и программную, и аппаратную часть системы. Второй вариант позволяет преодолеть ограничения, свойственные первому. Однако он приводит к дублированию массивов ЗУ, то есть к увеличению площади и потребляемой мощности, и к появлению необходимости копирования данных после каждой операции во все регистровые файлы. Это тоже усложняет программную и аппаратную реализацию микропроцессора. Третий вариант наиболее привлекателен [2], ^ однако его проектирование сложно из-за ограничений по площади и трудности в обеспечении высокого быстродействия [1]. Такое решение означает наличие нескольких полных и независимых наборов адресов, данных и логики • ^ чтения/записи, а также ячеек памяти, приспособленных к чтению/записи несколькими устройствами.Возможные области применения многопортовых ЗУ помимо процессоров общего назначения включают специальные микропроцессорные системы реального времени для управляющих, графических и DSP-систем, а также векторные сопроцессоры для вспомогательных целей в компьютерах общего назначения [3]. Векторные вычисления тоже подразумевают проведение любой вычислительной работы с большим количеством одновременно вьшолняемых операций. Если в системе имеется память, позволяющая нескольким устройствам произвольно и асинхронно читать (или писать) по разным адресам в один момент времени и в один массив ЯП, то для процессов, которые могут вьтолняться параллельно, вычислительные устройства могут быть запрограммированы для одновременной работы с различными частями данных, хранящимися в ЗУ. Во всех этих приложениях многопортовый регистровый файл играет роль и быстрого статического ОЗУ, и связки между вычислительными устройствами, обрабатывающими общие данные.Принимая во внимание вышеизложенное, можно утверждать, что многопортовый регистровый файл является ключевым компонентом для обеспечения высокой пропускной способности при обмене данными, уменьшения длительности такта и/или возможности выполнения нескольких операций за такт. Он находится на так назьюаемом «критическом пути» процессора, делая тем самым минимизацию своего времени доступа принципиально важной целью [4]. Операции обмена с памятью управляются непосредственно процессором после дешифрации инструкций. Регистровый файл отрабатьгаает команду со скоростью процессора, обычно за один такт.Поэтому высокопроизводительный процессор требует быстродействующего регистрового файла.Для повышения производительности регистровые файлы обычно имеют всего несколько портов, например, два порта записи и один чтения [5, 6].Появление суперскалярных и VLIW архитектур микропроцессоров, как уже упоминалось вьпые, привело к возникновению необходимости наличия большего числа портов. Это требование находится в противоречии с общими целями проектирования СБИС: получение высокой плотности размещения элементов на кристалле, высокой производительности и легкости тестирования.Для преодоления этого противоречия предлагались различные подходы с использованием дорогостоящих технологий, таких как БиКМОП [5] или КМОП с несколькими значениями пороговых напряжений транзисторов [6]. Скорость операций чтения/записи также предлагалось повышать за счет применения сложной структуры многопортовой ячейки памяти, как описано в работе [7].Однако желательно использовать максимально простую технологию (обычный КМОП) и схемотехнику, чтобы уменьшить затраты на изготовление и увеличить процент выхода годных. Поэтому в данной диссертации рассматривается только обычная КМОП технология с одним значением пороговых напряжений транзисторов.В настоящее время разрабатываемые СБИС стали такими сложными, что проектировать их без сложных и дорогостоящих средств САПР практически невозможно. В работах [8, 9] показаны основные тенденции в развитии и применении систем автоматизированного проектирования. Традиционный маршрут проектирования вьп-лядит следующим образом. Вначале создается принципиальная схема какого-либо блока, затем она моделируется при помощи таких средств, как, например, Star-HSPICE'^ или Spectre"™. Результаты моделирования используются либо для подгонки размеров транзисторов, либо для внесения изменений в схему устройства с последующим повторным моделированием. После получения требуемого быстродействия, потребляемой мощности и т.д. разрабатывается топология блока, из которой экстрагируются паразитные параметры. Эти параметры вносятся в схему, которая снова моделируется. Если соответствие результатов измерений требованиям, предъявляемым к блоку, сохранилось, то его проектирование считается завершенным.Такой метод оправдьшает себя при разработке устройств, к которым не имеется предельных требований по быстродействию, площади или потребляемой мощности. Если же такие требования есть, или проектируемая система обладает большой функциональной сложностью, то данный маршрут проектирования может вообще не обладать сходимостью по одному или нескольким параметрам [10, 11]. Это приводит к потере времени и, как следствие, определенного сегмента рынка. Следует также отметить, что, вопервых, современные программы моделирования, способные рассчитать схемы, состоящие из тысяч и десятков тысяч транзисторов, дорогостоящи и требуют больших вычислительных ресурсов, а во-вторых, модели транзисторов для современных технологий содержат большое количество параметров, зависящих от конкретного производителя, что делает невозможным машинный расчет без заключения договора с фабрикой.В этой связи желательно иметь достаточно простые инженерные формулы, позволяющие на самых ранних стадиях проектирования оценить «на листке бумаги» возможность разработки блоков, лежащих на критическом пути, и способы улучшения их характеристик. Погрешность вычислений по этим соотношениям может быть не очень низкой (в пределах 10%), но они должны давать четкое представление о том, какой элемент схемы влияет в большей или меньшей степени на рассматриваемый параметр. А после того, как оценена реализуемость выбранной схемы и получено представление об имеющихся узких местах и резервах можно проводить моделирование с высокой точностью при помощи средств САПР. Отдельнью вопросы, касающиеся теории и практики ячеек и устройств памяти, помехоустойчивости и быстродействия триггерных схем (в число которых входят и ЯП), синтеза цифровых устройств, физического проектирования и верификации, рассматривались отечественными и зарубежными учеными.В литературе к моменту начала работы над диссертацией (2000 год) отсутствовали обобщенные показатели качества многопортовых ОЗУ, в полной мере отражающие их возможности с учетом присущих только им специфических параметров и особенностей. Не уделялось достаточного внимания передаче по битовым шинам сигналов малым перепадом, который позволяет существенно экономить мощность и повысить быстродействие. Была недостаточно проработана методика оценки влияния секционирования битовых шин на быстродействие, потребляемую мощность и площадь кристалла при использовании малого перепада напряжения для передачи данных.Отсутствовала простая методика моделирования возникающих из-за переключения большого количества блоков импульсных помех по шинам земли и питания без предварительного выполнения топологии и экстраквдш паразитных параметров.Таким образом, получение инженерных соотношений, которые позволяют сделать вручную базовые оценки быстродействия, помехоустойчивости и прочих параметров отдельных блоков и всего многопортового регистрового файла, является актуальной научно-технической задачей.Цель диссертации - разработка методологии проектирования многопортовых ОЗУ, основанной на приближенной оценке характеристик и позволяющей на ранних стадиях разработки проводить оптимизацию схем отдельных блоков и всего ОЗУ в целом с учетом влияния паразитных параметров линий связи.Достижение данной цели предусматривает рещение следующих задач: 1. выбор схемы основного элемента многопортового ОЗУ, многопортовой ячейки памяти, в процессе которого проводится исследование различных структур, их свойств и особенностей, сравнение по основным параметрам, уточнение существующих и получение новых математических выражений для оценки помехоустойчивости, быстродействия, мощности и площади; 2. определение наилучшего способа обмена данными между массивом запоминающих ячеек и периферийными устройствами регистрового файла с точки зрения быстродействия, помехоустойчивости и простоты реализации; 3. уточнение существующих и получение новых целевых функций для оптимизации структуры массива ячеек памяти. Целевые функции должны включать величины амплитуд и задержек передаваемых сигналов, а также площадь и потребляемую мощность схем, связанных различными шинами; 4. выбор оптимального напряжения и схемы предзаряда битовых шин для ячеек памяти, использующих малый логический перепад для передачи сигналов по битовым шинам; 5. разработку методики проектирования цепей питания и анализа на самых ранних этапах их работоспособности в соответствии с ограничениями, накладьшаемыми электромиграцией, предельно допустимым омическим падением напряжения и удобством трассировки на кристалле.Основной научный результат работы состоит в развитии методологии проектирования статических многопортовых КМОП ОЗУ. Научная новизна 1. Развита методология проектирования многопортовых ОЗУ, основанная на приближенной оценке характеристик ячеек ОЗУ и позволяющая сократить время проектирования и улучшить совокупность параметров ОЗУ.
2. Впервые введены обобщенные параметры качества, позволяющие более точно оценить параметры различных многопортовых ОЗУ.
3. Предложены новые целевые функции, позволяющие оценить и улучшить статические и динамические характеристики многопортовых ячеек памяти, а также снизить площадь и потребляемую мощность.4. Подробно исследовано применение малого (порядка пороговых напряжений транзисторов) перепада напряжения на битовых шинах, который позволяет повысить быстродействие ОЗУ. Предложено и обосновано использование значения напряжения предзаряда, приблизительно равного пороговому напряжению п-МОП транзисторов, что позволяет уменьшить на 10% мощность, потребляемую этими схемами.5. Для ячеек памяти, использующих малый перепад напряжения на битовых шинах, разработана методика оптимизации структуры массива памяти с учетом площади, потребляемой мощности, скорости нарастания и амплитуды сигнада на битовых шинах. Данная методика позволяет увеличить амплитуду передаваемых сигнадов в 2 и более раз, уменьшить задержки, потребляемую мощность и площадь ОЗУ на 3050%.6. Разработана методика учета влияния на передачу сигналов паразитных параметров линий связи и электро миграции на самых ранних этапах разработки, что позволяет проектировать цепи питания без нарушений целостности сигнадов с первого раза.Практическая ценность Разработаны алгоритм вычислений и программа, реализующие предложенную в диссертации методику параметрической оптимизации прирщипиальных схем ячеек памяти и структуры массива ячеек памяти на основе полученных в диссертации целевых функций. Данная программа может использоваться как вычислительное ядро для создания компиляторов многопортовых статических ОЗУ. Разработан простой алгоритм вычислений импульсных помех в цепях питания ОЗУ на этапе схемотехнического синтеза.Реализация результатов диссертации Диссертация выполнена на кафедре электроники МИФИ. Результаты диссертации были использованы в ОКР «Многопроцессорный вычислительных комплекс Эльбрус-ЗМ», проводимой в ИМВС РАН, что позволило сократить время разработки многопортовых ОЗУ (регистровых файлов) для микропроцессора общего назначения по сравнению с циклами разработки аналогичных зарубежных устройств фирм Intel и IBM.На защиту выносится следующее Обобщенные параметры качества многопортовых статических ОЗУ, позволяющие по совокупности основных параметров проводить объективное сравнение устройств данного класса.Рекомендации по оптимизации и результаты оптимизации многопортовых ячеек памяти на основе предложенных целевых функций, учитывающие требования по быстродействию, минимизации потребляемой мощности и площади, а также учитьшающие влияние паразитных параметров линий связи.4i| Метод повышения быстродействия и снижения потребляемой мощности многопортовых статических ОЗУ при использовании величин малых перепадов сигнала и величин напряжения предзаряда, близких к пороговым напряжениям транзисторов.Секционирование битовых щин, сигнал по которым передается малым перепадом, для повыщения быстродействия ОЗУ должно осуществляться установлением экстремума полученных целевых функций для оценки площади, быстродействия и потребляемой мощности массива памяти, а также амплитуды сигналов на битовых шинах.Минимизацию импульсных помех в цепях питания ОЗУ на этапе схемотехнического синтеза следует осуществлять с учетом регулярности структуры ОЗУ, состоящей из ограниченного количества одновременно срабатывающих блоков.Алгоритм и программа оптимизации параметров транзисторов ячеек памяти и структуры массива ячеек памяти на основе предложенных целевых функций.Материал диссертации распределен по главам следующим образом.В первой главе проводится обзор существующих методов проектирования и тенденций развития схемотехники ключевых блоков и цепей многопортовых ОЗУ. Рассматриваются способы повышения быстродействия и снижения потребляемой мощности.Во второй главе проведен анализ статических и динамических характеристик ЯП с целью уточнения существующих соотношений для оценки помехоустойчивости, быстродействия, площади и потребляемой мощности и пол)^ения новых, пригодных для схем, использующих малый логический перепад на битовых шинах.В третьей главе предложены методики учета влияния линий связи на передачу различных сигналов и способы, позволяющие уменьшить негативное влияние их паразитных параметров.Четвертая глава посвящена результатам проектирования различных вариантов многопортового регистрового файла. * *